On Thu, Jan 09, 2014 at 06:03:09AM +0100, Clemens Hopfer wrote:
Hi,
sorry, das mail hat leider etwas gedauert.
Kein Problem.
Am Montag, 6. Januar 2014, 14:02:31 schrieb Herbert Poetzl:
Das sieht interessant aus, das Microzed hab ich auch schon gesehen, der Z-7010 hat halt nur ca. 1/3 der logic cells.
Die Frage hier ist einmal wieviele Resourcen du wirklich brauchst. D.h. hast du eine Idee was in etwa benoetigt wird?
Ich hab eine Anwendung momentan im Kopf, aber das ganze soll eher eine Entwicklungsplattform werden, deshalb je mehr umso besser ;-)
Der FPGA, der in dem SDR direkt drinnen ist hat 37440 Logic cells, ist aber mit 3 resamplern + Logik schon relativ ausgelastet, deshalb macht der 7020 denke ich am Ehesten Sinn.
Es gibt auch 'neue' Microzeds mit 7020er (nur zur Info)
Hat du Erfahrungen, wie weit man die GbitE PHY auslasten kann?
Der bestehende Linux Treiber schafft am Zedboard ca. 375Mbit/s receive und 475Mbit/s transmit (TCP, iperf). zum Vergleich, normaler Linux PC schafft typischerweise 940Mbit/s.
Ich denke jedoch, dass dies ein reines Softwareproblem ist, da sowohl der Controller als auch der Phy selbst wesentlich bessere Technische Daten aufweisen. (Getestet mit Linux 3.10.0-xilinx)
ok, das ist, was ich auch von anderen embedded devices mit GbitE her kenne. Es macht vermutlich eh mehr Sinn direkt aus der PL zu streamen.
Kommt immer auf die Anwendung an, aber moeglich ist bei den Zynq prinzipiell beides, und mit zwei PHYs kannst du auch 2x Gigabit nutzen.
[...] Ausserdem waere es denkbar alles im PL zu tun und quasi die ARM Cores nur zur Konfiguration zu benutzen.
Kanalkodierung, Modulation, Filterung und resampling sind ï¿œblicherweise am Rechenintensivsten, das mï¿œchte ich idealerweise in der PL realisieren, das ist alles physical layer. Fï¿œr das PS bleibt dann nur mehr die Verarbeitung der Quelldaten ï¿œbrig.
Ist es mï¿œglich in den FPGA unterschiedliche sketches zu laden, die sich getrennt ansprechen lassen oder muss das gemeinsam sein?
Sketches sind normalerweise Arduino Programme, was genau meinst du damit?
jep sorry, was ich meinte ist, ob man die PL in logische Bereiche unterteilen kann, die aus dem PS unabhï¿œngig voneinander angesprochen werden kï¿œnnen.
Du kannst auf der einen Seite den FPGA quasi partitionieren und einzelne Teile dynamisch nachladen (sofern der Bitstream enstsprechend vorbereitet ist). Auf der anderen Seite kannst du die vorhandenen Bus Interfaces unabhaengig nutzen. Es spricht aber auch nichts dagegen einen Bus in mehrere Adressbereiche zu zerteilen und diese dann unterschiedlichen Aufgaben bzw. Schnittstellen im PL zuzuweisen. best, Herbert
Danke und Liebe Grￜￜe, Clemens
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